組込みシステム技術者/研究者各位 東京大学VDECの藤田昌宏先生からのご依頼により、「VDEC高位設計セミナー」の 案内をお送り致します。 冨山宏之 ＃ ＃ ＃ 平成19年度 VDEC高位設計セミナーのご案内 2008年1月29, 30日 http://www.vdec.u-tokyo.ac.jp/Refresh/2007_high/announce.html レジスタ転送レベル（RTL）より上位の設計段階におけるSoC（システムLSI） 設計を対象としたシステムレベル設計ツールに関するセミナーを1月29, 30日に 開催します。大規模設計を効率よく行うには、SoC上のソフトウェアも含めた ハードウェア・ソフトウェア協調設計を円滑かつ統一的に支援する必要がありま す。本セミナーでは、そのための最新技術に関する講義と、それを実現している ツールに関するデモを中心とした解説を行います。また、特に設計検証技術につ いては、形式的検証技術を中心に上位設計を効率よく支援する技術や最新ツー ル、並びに、設計エラーのデバッグ作業を支援する技術や最新ツールの解説も行 います。 開催場所：東京大学武田先端知ビル (本郷キャンパス浅野地区)、1階セミナー室 参加対象：一般 (社会人および、教育機関在籍の教職員・学生) 定員・参加費：40名、参加費無料 詳細や問合せ先につきましては、上記Webページをご覧ください。
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平成19年度VDEC高位設計セミナーのご案内.docx
Description: application/vnd.openxmlformats-officedocument.wordprocessingml.document