[Date Prev][Date Next][Thread Prev][Thread Next][Date Index][Thread Index]

(sigemb-info 291) DAシンポジウム2008参加募集（8/4〆）

各位

組込みシステム研究会が協賛しております「DAシンポジウム2008」の参加登録期
限が迫っております。是非、ご参加ください。

	http://www.ipsj.or.jp/09sig/kaikoku/2008/S-DA2008.html

昨年までと異なり、今年はSWESTとの同時/連続開催ではありません。DAシンポジ
ウムへの参加を希望されます方は、必ずDAシンポジウムに登録する必要がありま
すので、ご注意ください。

冨山宏之
名古屋大学

------------------------------------------------------------------
　　　　　　　　　　　　　　DAシンポジウム2008
　　　　　　　　　　　　− システムLSI設計技術とDA −

　システムLSI設計技術は、情報家電、携帯機器、コンピュータ、ネットワーク
システム
など現在および将来の電子装置の進歩を支える重要技術の一つです。本シンポジ
ウムでは
システムLSIの設計技術およびDA技術の進展に役立てるため、最新の技術発表と
技術動向
情報の交換を目的として発表と討論の場を提供するものであり、下記要領で開催
いたしま
す。

日　　時　　2008年8月26日（火）12：50〜18：10（受付11：50開始。懇親会
19：00〜）
　　　 　　　　　　　27日（水） 9：00〜16：40

会　　場　　遠鉄ホテルエンパイア （静岡県浜松市西区舘山寺町1891番地）
　　　　　　(http://www.entetsu.co.jp/kaihatu/empire/)
主　　催　　情報処理学会 システムLSI設計技術研究会
　　　　　　(http://www.ipsj.or.jp/sig/sldm/)
協　　賛　　情報処理学会 組込みシステム研究会 (EMB)
　　　　　　(http://www.ertl.jp/SIGEMB/)


　参加ご希望の方は、期日までに以下の方法にてお申込み下さい。

■申込締切　　 2008年7月18日（金）→ 締切を延長しました　8月4日（月）締切

■参 加 費（いずれも論文集代、宿泊費、懇親会費を含む。消費税込）
　　　　正会員　　　　　28,000円
　　　　研究会登録会員　22,000円
　　　　学生　　　　　　18,000円
　　　　非会員　　　　　33,000円
　　　　論文集のみ　　　 5,000円（送料/税込）

※DAシンポジウムは、原則として開催日程通しての参加となっております。やむ
をえず
部分的に参加される場合には、宿泊費分が減額されます。詳細は申込方法をご参
照下さい。

■申込方法　
学会Webページの行事申込
(https://www.ipsj.or.jp/02moshikomi/event/event-da2008.html)よりお申込み
下さい。

論文集のみの場合は申込方法が異なります。
以下の内容を、研究部門宛にE-mail（sig"at"ipsj.or.jp）か、FAX：(03)3518-
8375にてお送り下さい。
発送はシンポジウム終了後となります。請求書を同封してお送りしますので、到
着しましたらお手続き下さい。
　　[氏名 、勤務先、送付先住所（勤務先 / 自宅）、郵便番号、住所、Tel 、
Fax、E-mail、
　　 論文集のみ : 　冊、請求書 :　 通、 見積書 : 　通、 納品書 :　 通、
請求書記載名義］

※参加申込後、やむを得ず参加を取り消される場合は、申込締切日までにお願い
します。
　取り消しの連絡のない場合は、準備の都合上、参加費を徴収いたします。

※DAシンポジウム2008参加申込みをした時点で
　参加章引換券を兼ねた申込受信確認のメールを自動送信いたします。
　受領確認のメールをプリントアウトして、当日お持ちいただき、受付時にご提
示下さい。
　万一、左記メールが届かなかった場合、お手数ですが末尾に記載の
　【■申込/照会先】まで、電話またはE-mailにてご連絡下さい。
（今年度より、参加章引換券、プログラム、会場案内等の郵送は行いません。
　会場案内等は、頭記 URL にてご確認下さい。）

※DAシンポジウムは、原則として開催日程通しての参加となっております。やむ
をえず
　　　部分的に参加される場合には減額します。（宿泊なしの場合、1泊につき
11,000円（学生
　　　の場合は1泊につき7,000円）を減額します。なお、宿泊せずに懇親会に参
加する場合は、
　　　懇親会分として7,000円をお支払いいただきます。）


※本行事申込書に記載の個人情報は、本シンポジウム運営（例えば、部屋割り作業や
　部屋割り名簿での氏名開示なども含む）以外の目的に使用いたしません。

※DAシンポジウムは、自由闊達な議論を行うために、カジュアルな服装での参加
を推奨
　しています。

■請求書・領収書について
情報処理学会が発行するDAシンポジウムの請求書・領収書の額は、上記参加費の
通りと
なります。宿泊費、参加費個々の内訳は請求書に記載されません。
参加費個々の内訳に関しては、当日、別紙にてお渡しいたします。




■申込/照会先
〒101-0062　東京都千代田区神田駿河台1-5　化学会館4F
社団法人 情報処理学会
研究部門　シンポジウム係
E-mail:sig@xxxxxxxxxx 　Tel（03）3518-8372　Fax（03）3518-8375


=================================================================================
■招 待 講 演
◆招待講演１（8月26日（火）13：00〜14：20　セッション1B-1）
「 LSIの信頼性を維持するディペンダブルLSI技術」 野瀬 浩一(NECデバイスプ
ラットフォーム研究所)

半導体の微細化によるLSI設計時・製造時の信頼性維持が困難になるという技術
視点に加え、今後さらに高信頼性が要求される車載・医療向けLSIなどの市場が
拡大している市場要求から、高信頼なLSIを低コストに提供するディペンダブル
LSI技術が今後益々重要になると考えられており、ISSCCを初めとした国際学会にお
いても近年の注目テーマとなっております。
ディペンダブルLSI技術は、従来の不良を「つくらない」技術だけでなく、テス
トなどにより不良を市場に「ださない」技術、さらには出荷後に不良が顕在化し
てもLSIの動作が維持できる「へこたれない」技術に分類されます。本講演では、
特に回路技術による「ださない」「へこたれない」方式に注目し、動向を中心に
紹介いたします。
また、近年学会で発表されている、テスト時や出荷後のLSIの状態を収集する回
路技術を用い、欠陥やノイズなどの情報を設計にフィードバックし、設計の信頼
性を高める方式などについても紹介いたします。


◆招待講演２（8月27日（水）15:05〜16:25　セッション7B-1）
「CMPシミュレータを用いた製造・設計における歩留まり向上技術」 福田大輔、
新田 泉(富士通研究所)

近年、LSI製造において、CMP (Chemical Mechanical Planarization)は必須の
工程となっています。CMPによるLSI表面の凹凸は、回路のパフォーマンスや消
費電力に影響を与えるのみでなく、故障要因となり得ます。そのため、表面凹
凸を最小化することが求められており、その手法としてシミュレーション技術
を用いた歩留まり向上技術が注目されています。
本発表では、以下の３部構成で、CMPシミュレーションを用いた歩留まり向上
技術についての紹介をおこないます。
・CMPおよびシミュレーション技術の概要
CMPのメカニズムや、シミュレーションの目的および仕組みについて紹介いた
します。
・製造におけるシミュレーション技術の活用
シミュレーションを用いた、歩留まり向上のための製造プロセス最適化につい
て紹介いたします。
・設計におけるシミュレーション技術の活用
平坦性や配線容量のばらつきといった観点から、ダミーメタル挿入の最適化に
シミュレーションを活用する事例について紹介いたします

=================================================================================
■プ ロ グ ラ ム
8月26日（火）　＊セッションB:会議室B セッションC:会議室C セッションE:会議室E
○[12：50〜13：00]開会の挨拶

●[13：00〜14：20]セッション1B：招待講演１
(1B-1)  LSIの信頼性を維持するディペンダブルLSI技術
      野瀬浩一(NECデバイスプラットフォーム研究所)

●[14：30〜16：10]セッション2B：低消費電力設計（１）
(2B-1)  パス遅延時間ばらつきを考慮した電源遮断回路の設計指針
      ○萩原　汐、佐藤高史、益　一哉(東京工業大学)
(2B-2)  コード配置とメモリ構成の同時最適化による省電力化手法
      ○松村忠幸、石原　亨、安浦寛人(九州大学)
(2B-3)  キャッシュウェイ割当てとコード配置最適化による組込みプロセッサの
省エネルギー化
      ○石飛百合子、石原　亨、安浦寛人(九州大学)
(2B-4)  組込みシステムの消費エネルギー削減を目的とした不均一キャッシュ
アーキテクチャ
      ○山口誠一朗、石飛百合子、室山真徳、石原　亨、安浦寛人(九州大学)

●[14：30〜16：10]セッション2C：プロセッサ設計
(2C-1)  セキュリティ処理向け動的再構成可能ネットワークプロセッサの設計
      ○阿部拓野、戸川　望、柳澤政生、大附辰夫(早稲田大学)
(2C-2)  プロセッサ記述からのSystemCベースシミュレータ生成手法の提案
      ○樋口晃久、坂主圭史、武内良典、今井正治(大阪大学)
(2C-3)  性能と消費エネルギーを制約として考慮したヘテロジーニアスマルチプ
ロセッサ合成技術
      ○杉原　真(豊橋技術科学大学)
(2C-4)  Hybrid MPSoC Design Framework Based on Tightly-Coupled Thread Model
      ○Arif Ullah Khan、Yosuke Kawachi、Tsuyoshi Isshiki、Dongju Li、
Hiroaki Kunieda(東京工業大学)

●[14：30〜16：10]セッション2E：レイアウト
(2E-1)  タイミングウィンドウを考慮したIRドロップ低減セル配置手法
      ○北村直樹、馬越信行、岡崎　芳(大阪電気通信大学)、寺井正幸(大阪学院
大学)
(2E-2)  クロストークを回避する配置評価の検討
      ○吉田佑馬、豊永昌彦、村岡道明(高知大学)
(2E-3)  レイアウト規則性が回路性能とばらつきに及ぼす影響の評価
      ○砂川洋輝、寺田晴彦、土谷　亮、小林和淑、小野寺秀俊(京都大学)
(2E-4)  高密度実装設計を実現する会話型レイアウトシステム
      ○青木勝志、山崎順也(富士通コンピュータテクノロジーズ)、片桐秀明、
吉田裕司(富士通)

●[16：30〜18：10]セッション3B：再構成デバイスとその応用
(3B-1)  深さ最小かつLUTの信号遷移確率の総和極小なLUT型FPGA向けテクノロ
ジ・マッピング
      ○高田大河、松永裕介(九州大学)
(3B-2)  小型・低消費エネルギーなリコンフィギャラブル・アーキテクチャ向け
スイッチボックス構成情報削減手法
      ○小林礼貴、谷口一徹、坂主圭史、武内良典、今井正治(大阪大学)
(3B-3)  ストリングマッチングマシンのFPGAによる実現とネットワーク侵入検知
システムへの応用
      ○川中洋祐、若林真一、永山　忍(広島市立大学)
(3B-4)  全記憶素子読出機能を利用したハードウェアエミュレータ・ソフトウェ
アシミュレータ協調検証
      ○細川晃平、中村祐一（NEC）

●[16：30〜18：10]セッション3C：高位合成・形式的検証
(3C-1)  ハードウェア動作記述のSSA変換によるクロック周波数の向上
      ○松葉俊信、冨山宏之、本田晋也、高田広章(名古屋大学)
(3C-2)  マルチサイクル配線遅延を考慮したフロアプラン指向高位合成手法
      ○大智　輝、戸川　望、柳澤政生、大附辰夫(早稲田大学)
(3C-3)  データパス合成における順序制約付レジスタ割り当て問題の解法
      ○井上恵介、金子峰雄、岩垣　剛(北陸先端科学技術大学院大学)
(3C-4)  プロパティ分割と限定モデル検査を利用した長い反例を持つ設計誤りの
検出手法
      ○西原　佑、松本剛史、藤田昌宏(東京大学)

●[16：30〜18：10]セッション3E：SI解析・診断・設計教育
(3E-1)  ダイナミック動作を考慮したクロストーク解析手法
      ○小林政幸、豊永昌彦、村岡道明(高知大学)
(3E-2)  部分回路の修正箇所情報を利用した論理診断手法
      ○塩木講輔、岡田匠史、石原俊郎、黒木修隆、沼　昌宏(神戸大学)
(3E-3)  クロックサイクル時間より小さいディレイ欠陥に対する故障診断の指摘
精度評価
      ○伊藤大輔、山中宏樹、長谷川巧、佐藤康夫(日立製作所)
(3E-4)  設計技術教育カリキュラムの体系化および評価のためのシステムLSI設
計技術スキルマップの策定
      ○林田隆則、久住 憲嗣、築添　明、中西恒夫、福田　晃、安浦寛人(九州大学)

○[19：00〜 ]懇親会


8月27日（水）　＊セッションB:会議室B セッションE:会議室E
●[9：00〜10：15]セッション4B：高性能SOC技術
(4B-1)  高性能プロセッサ用SRAMマクロ設計のためのCAD技術
      ○鍋谷研一、芳野弘宣、伊藤則之、吉田裕司(富士通)
(4B-2)  メモリセルの動作マージン分布を考慮した大規模SRAM設計について
      ○村谷恵介、本田聡史、佐々木博敏、中台裕志、吉田裕司(富士通)
(4B-3)  大規模集積回路におけるバックゲートバイアスの設計事例と評価
      ○田中基之、磯村知之、小澤元広、吉田裕司(富士通)

●[9：00〜10：15]セッション4E：信頼性設計
(4E-1)  A Scalable Pipeline Design for Modularizing High Dependable
Framework via Spatial Redundancy
      ○Jun Yao、Hajime Shimada、Kazutoshi Kobayashi(京都大学)
(4E-2)  ディペンダブル粗粒度再構成アーキテクチャ設計のための耐故障性評価環境
      ○今川隆司、廣本正之、越智裕之(京都大学)、中村行宏(立命館大学)
(4E-3)  SETパルスによる誤動作を防止する遅延挿入フリップフロップのソフト
エラー耐性の検討
      ○小林和淑、森谷祐介、小野寺秀俊(京都大学)

●[10：30〜12：10]セッション5B：統計的遅延解析
(5B-1)  遅延と遷移時間のばらつきを混合正規分布で表現した統計的タイミング
解析の一手法
      ○高橋真吾、築山修治(中央大学)
(5B-2)  統計的静的遅延解析における回路の指定歩留まりを達成する最大値見積
もり手法
      ○五木田駿、小平行秀、高橋篤司(東京工業大学)
(5B-3)  リングオシレータアレイによるゲート遅延ばらつきの評価とモデル化
      ○寺田晴彦、土谷　亮、小林和淑、小野寺秀俊(京都大学)
(5B-4)  統計的タイミング解析の実プロセッサ設計適用にむけた取り組み
      ○備前直美、杉山広行、井口克巳、阿部泰典、小松裕成(富士通)、川嶋俊
明(富士通ソーシアルサイエンス
ラボラトリ)、伊藤則之、吉田裕司(富士通)

●[10：30〜11：45]セッション5E：低消費電力設計（２）
(5E-1)  木構造部分積加算回路を持つ乗算器の面積と遅延を考慮した消費電力最
適化手法
      ○橘　昌良(高知工科大学)
(5E-2)  タイミングエラー予告を用いた適応的速度制御におけるタイミングエ
ラー頻度と消費電力のトレードオ
フ解析
      ○更田裕司、橋本昌宜、密山幸男、尾上孝雄(大阪大学)
(5E-3)  過渡故障に対するエラー訂正機構の消費電力評価
      ○岡本潤也、坂主圭史、武内良典、今井正治(大阪大学)

●[13：10〜14：50]セッション6B：電源解析／最適化
(6B-1)  電源配線最適化問題における回路シミュレーション手法のハードウエア
による実現と評価
      ○橋詰大毅、菅野尚子、西澤真一(立命館大学)、吉川雅弥(名城大学)、福
井正博(立命館大学)
(6B-2)  動的と静的電源解析を組み合わせた高効率な設計手法
      ○大谷一幸(三洋エルエスアイデザインシステムソフト)、高嶋裕司、黒川
　敦(三洋半導体)
(6B-3)  チップ内電源電圧変動分布の解析とタイミング設計指針
      ○高嶋裕司(三洋半導体)、大谷一幸(三洋エルエスアイデザインシステムソ
フト)、黒川　敦(三洋半導体)
(6B-4)  チップ・サイズ縮小のための電源パッドの決定方法
      ○高嶋裕司、黒川　敦(三洋半導体)、大谷一幸(三洋エルエスアイデザイン
システムソフト)、伊部哲也(三
洋半導体)

●[13：10〜14：25]セッション6E：非同期回路設計
(6E-1)  FPGA実装を対象とした束データ方式による非同期式回路の遅延調整手法
      ○齋藤　寛(会津大学)、國澤友紀(日立超LSIシステムズ)
(6E-2)  束データ方式による非同期式回路を対象とした動作合成システム
      ○濱田尚宏、志賀雄城、小西隆夫、齋藤　寛(会津大学)
(6E-3)  束データ方式高速非同期式オンチップ・インターコネクトの設計事例
      ○田中克典、中村祐一(NEC)


●[15:05〜16:25]セッション7B：招待講演２
(7B-1)  「CMPシミュレータを用いた製造・設計における歩留まり向上技術」
       福田大輔、新田 泉(富士通研究所)

○[16:25〜16:40]閉会の挨拶